メモリの仕組みを回路から理解する｜SRAM・DRAM・フラッシュ・キャッシュ制御と実効アクセス時間

01｜なぜCPUにはキャッシュが必要なのでしょうか

資料を使って仕事をするとき、すべての資料を遠くの書庫へ取りに行くのは大変です。よく使う資料を机の上へ置いておけば、必要なときにすぐ取り出せます。この机の上の資料に相当するものがキャッシュです。

CPUは演算する速度が非常に速いため、主記憶を毎回待っていると処理が進みにくくなります。そこで、使いそうなデータを容量は小さいものの高速なキャッシュに置いておくのです。

02｜CPU・レジスタ・主記憶の役割を整理します

CPUは命令を実行し、レジスタはCPUが今扱っている値を保持します。主記憶（メインメモリ、通常はDRAM）は、実行中のプログラムやデータを大量に保持します。これらの間に複数段のキャッシュを置くことで、CPUから見た平均の読出し待ち時間を短くします。

03｜キャッシュが見つかるとき・見つからないとき

CPUが要求したデータがキャッシュにあればキャッシュヒット、なければキャッシュミスと呼びます。ヒットなら速く処理でき、ミスなら下位の記憶階層を確認します。

04｜なぜ同じデータがまた使われるのでしょうか

プログラムのアクセス先には偏りがあります。これを参照の局所性といいます。例えば、ゲームで毎フレーム同じプレイヤー情報を読んだり、配列を先頭から順番に処理したりする場合です。

キャッシュは通常、データをキャッシュラインというまとまりで保存します。このため隣接するデータへのアクセスにも対応できます。局所性が高い処理ではヒット率が上がりやすくなります。

05｜平均アクセス時間は『速いときと遅いときの平均』です

例えば100回の読出しのうち95回が高速、5回が低速なら、すべてを高速時間で計算することはできません。速い場合と遅い場合の時間をそれぞれの発生割合で重み付けして平均します。

加重平均とは、単純に2つの時間を足して2で割るのではなく、95%と5%という確率を掛け合わせて計算する方法です。

06｜基本の実効アクセス時間を計算しましょう

まず、ヒット時はキャッシュのアクセス時間、ミス時は主記憶のアクセス時間とみなすモデルを考えます。これはヒット時とミス時の所要時間を排他的に選ぶ基本的な加重平均です。

実効アクセス時間 T
= ヒット率 × キャッシュの時間
+ ミス率 × 主記憶の時間

T = h × Tc + (1 − h) × Tm

主記憶の時間を1とし、キャッシュ時間がその1/30、ヒット率が95%なら、次のようになります。

h = 0.95
1 − h = 0.05
Tc = 1 / 30
Tm = 1

T = 0.95 × (1 / 30) + 0.05 × 1
  = 0.031666... + 0.05
  = 0.081666...
  ≒ 0.08（主記憶時間を1とした比）

07｜公式が違って見える理由：キャッシュ確認の時間

技術書でAMAT（Average Memory Access Time）を調べると、次の別の公式を見ることがあります。式が異なる理由は「ミスしたとき、キャッシュ確認にかかった時間を含むのか」という前提が違うためです。

例えばキャッシュ確認1ns、ミス後の追加読出し30nsであれば、逐次モデルの平均は 1 + 0.05×30 = 2.5ns です。同じ30nsを「ミス時の全所要時間」と定義した場合には、この2.5nsとは別の数値になります。公式を選ぶ前に、ミス時間の定義を確認することが大切です。

08｜L1・L2・L3キャッシュの役割

現代のCPUには複数のキャッシュ階層があることが一般的です。L1は小容量で高速、L2はその次、L3は複数コアで共有される構成もあります。実際の配置・共有の有無・性能はCPUによって異なります。

多段キャッシュでは、ローカルヒット率とグローバルヒット率を区別します。L2のローカルヒット率は「L1でミスしてL2へ到達したアクセスのうち、L2でヒットした割合」です。全CPUアクセスに占める割合ではありません。

09｜2段キャッシュの平均時間を具体的に計算します

L1ヒット時間を1ns、L1ミス率を10%、L2確認に4ns、L2ローカルミス率を20%、主記憶へ到達したときの追加時間を60nsとします。各時間は前段での確認時間を含まない追加時間とします。

AMAT = tL1 + mL1 × (tL2 + mL2 × Pmem)

     = 1 + 0.10 × (4 + 0.20 × 60)
     = 1 + 0.10 × 16
     = 2.6 ns

10回のうち1回しかL2へ進まず、L2へ進んだうち5回に1回だけ主記憶へ進むため、主記憶アクセスの遅さが平均全体へ与える影響を抑えられます。

10｜キャッシュミスにも種類があります

キャッシュの配置方式には、ダイレクトマップ、セットアソシアティブ、フルアソシアティブなどがあります。置き場所が限定されるほどハードウェアは比較的単純になりますが、競合が起きる場合があります。

11｜タグ・インデックス・オフセットとは何でしょうか

キャッシュはメモリアドレスを手掛かりに、目的のラインが存在するかを調べます。単純な構成では、アドレスをタグ・インデックス・オフセットに分けます。インデックスで候補となる場所を選び、タグを比較し、オフセットでライン内の位置を指定します。

12｜書込みと置換にもルールがあります

キャッシュを理解するには読出しだけでなく書込みの扱いも重要です。ライトスルーは書込み時に下位の記憶階層にも反映する考え方です。ライトバックはキャッシュ内で変更を保持し、必要なときに下位へ反映します。また、ラインの置換にはLRUを近似した方式などが使われます。

13｜操作ラボ：ヒット率と時間の関係を確かめます

ヒット率を変更しながら、基本の加重平均モデルと逐次確認モデルの違いを比べてください。さらに20回のアクセスを進めると、理論平均と有限回の観測値が一致しない場合があることも体験できます。

14｜混同しやすい用語を整理します

15｜まとめ：速いメモリを『よく使う場所』へ置きます

キャッシュは、CPUと主記憶の速度差を埋めるために、よく使うデータを高速な記憶領域へ置く仕組みです。効率のよさを左右するのはヒット時間・ミス率・ミスによる追加時間です。

まず「100回中何回ヒットするか」で直感的に平均を考え、次に加重平均の式へ進むと理解しやすくなります。多段キャッシュを扱う場合は、その場でのヒット率と追加でかかる時間を区別すると、計算を間違えにくくなります。

16｜記憶回路の入口：NOR・NANDから理解します

CPUが計算するだけなら、ANDやORなどで入力から出力を決められます。しかし「前回の結果を残す」には、出力を回路へ戻す帰還（フィードバック）が必要です。身近な例では、照明スイッチが現在のON/OFF状態を保持するイメージです。入力を組み合わせる回路と、過去の状態を覚える回路を分けて考えましょう。

NORとNANDは、いずれも組み合わせ次第でほかの論理ゲートを構成できる万能ゲートです。2つを交差結合すると記憶するラッチを構成できます。NOR型SRラッチは、S=1でセット（Q=1）、R=1でリセット（Q=0）し、S=R=0で保持します。S=R=1は通常の記憶用途では禁止条件です。

17｜ラッチとフリップフロップ：いつ値が変わるのか

ラッチは一般にレベル感度で、イネーブルが有効な間は入力の変化を反映します。一方、典型的なDフリップフロップはクロックの立上りまたは立下りの瞬間に値を取り込み、その後は保持します。CPUでは処理段階を切り替えるタイミングをそろえる用途で重要です。

18｜SRAMの回路：キャッシュに使いやすい理由

SRAMはStatic RAMの略で、代表的な6Tセルは2つのCMOSインバータの相互帰還と、2つのアクセス用トランジスタから成り立ちます。1ビットを記憶するための回路が比較的大きい一方、読み書きが高速で、電源がある限り周期的なリフレッシュを必要としません。

19｜DRAMの回路：主記憶の容量を増やせる理由

DRAMはDynamic RAMの略で、代表的なセルはトランジスタ1個とコンデンサ1個（1T1C）です。小さなセルを高密度に並べやすいので、大容量の主記憶に向いています。ただし、コンデンサの電荷は少しずつ漏れるため、一定周期で内容を回復させるリフレッシュが必要です。

20｜フラッシュメモリ：電源を切っても残る理由

フラッシュメモリは電源を切っても情報が残る不揮発性メモリです。データを記憶するには、電荷を閉じ込めるフローティングゲートや電荷捕獲層を使い、トランジスタのしきい値電圧を変化させます。RAMのように自由な小単位で上書きするのではなく、消去と書込みに制約があります。

21｜記憶装置を一つの地図で整理します

速度、容量、コスト、不揮発性はトレードオフになります。例えばCPUが同じデータを何度も使うとき、高速なSRAMキャッシュにコピーを置けば、DRAMへ毎回取りに行く時間を減らせます。一方、SSDに保存した内容をCPUが直接同じ速度で利用できるわけではありません。

22｜キャッシュの割付方式：住所をどこへ置くのでしょうか

キャッシュは通常、データをキャッシュライン単位で保存します。メモリアドレスは大まかに「タグ・インデックス・オフセット」に分けて扱います。例えばキャッシュラインを16バイト、セットを4つとすると、アドレス80のライン番号は5、セット番号は5 mod 4 = 1、ライン内の位置は80 mod 16 = 0です。

例えばアドレス0と64は、ラインサイズ16B・4セットの場合、ライン番号0と4なので、どちらもセット0へ向かいます。ダイレクトマップでは互いを追い出しますが、2ウェイなら同じセットに同時に保存できる可能性があります。

23｜ライン置換：満杯なら何を追い出しますか

セットが満杯の場合、別のラインを入れるために既存のラインを置換する必要があります。LRUは最近最も長く使われていないラインを優先し、FIFOは古く入ったラインを、Randomはランダムに選びます。完全なLRUはウェイ数が増えると管理が複雑になるため、実装によって近似LRUを使います。

キャッシュにないときでも「なぜないのか」に違いがあります。初回のアクセスで発生する強制ミス、入れられる場所が衝突する競合ミス、容量が足りない容量ミスを区別すると、割付方式やキャッシュサイズの効果を理解しやすくなります。

24｜ライトスルーとライトバック：更新をいつ主記憶へ反映しますか

レジスタからキャッシュへ書き込むだけでは、主記憶が古い値のままになることがあります。ライトスルーは書込み時に下位階層へも反映し、ライトバックはキャッシュの変更内容をダーティビットで管理して、追い出すときなどにまとめて書き戻します。

25｜メモリインタリーブ：複数のバンクで待ち時間を重ねます

メモリインタリーブは、連続するアドレスを複数のメモリバンクへ分散させ、アクセスを重ね合わせやすくする技術です。例えば4バンクなら、連続する単位の番地0、1、2、3をバンク0、1、2、3へ順に割り振れます。1回のアクセスの遅延そのものを4分の1にするわけではなく、主に連続アクセス時の処理量（帯域幅）を改善する発想です。

連続アクセスに強い割付でも、同一バンクへ集中するパターンでは競合が起こりえます。CPUキャッシュのセットへの割付と、DRAMのバンクへの割付は、似たような剰余演算を使って説明できますが、解決したい問題は異なります。

26｜実効時間の式と回路技術を結びつけます

SRAMキャッシュが速いのは、主に小さく高速な記憶階層をCPUに近づけられるためです。DRAMは大容量ですが、行やバンクの操作を伴います。両者を組み合わせることで、平均アクセス時間を短縮できます。

主記憶の時間を 1 とします。
キャッシュの時間は 1/30 です。
平均 = 0.95 × (1/30) + 0.05 × 1
     ≒ 0.0817 ≒ 0.08

27｜実践ラボ：論理ゲート・割付方式・書込み・バンクを操作します

NOR／NANDの出力、アドレスからセット番号を出す計算、ダイレクトと2ウェイの競合、ライトバックのダーティ状態、4バンクへの振分けを操作できます。先に回路のイメージをつかみ、次にキャッシュの住所計算を試してみてください。