CPUの仕組みを基礎から図解｜論理回路・加算器・RISC/CISC・5段パイプライン

01｜CPUは何のために命令を実行しますか

アプリのボタンを押す、写真を表示する、動画を再生するなど、コンピューターの動作は膨大な命令の処理によって成り立っています。CPUは、プログラムを構成する機械語命令を読み取り、演算したりメモリを読み書きしたりします。

命令ごとに「取り出す・解釈する・実行する」などの工程があります。これを各命令がすべて終わるまで順番待ちさせるのではなく、異なる命令の工程を重ねるのがパイプライン処理です。

02｜まず0と1を扱う論理回路から考えます

CPUは、最初から「足し算」や「文字列」を理解しているわけではありません。回路の中では電圧などの物理的な信号を0と1として扱い、それらを組み合わせて判断や計算を行います。例えば「2つの条件がどちらも成立しているか」はAND、「どちらか成立しているか」はORで表現できます。

ビットを扱うAND、OR、NOTなどの基本回路を組み合わせることで、より複雑な演算回路や制御回路を作れます。XOR（排他的論理和）は入力が異なるときに1になる回路で、足し算にも使います。

03｜論理回路を組み合わせると加算器になります

電卓で「1 + 1 = 2」と表示されるとき、2進数では 1 + 1 = 10 です。下の半加算器は、2つの1ビットを足すための最小限の回路です。和のビットと次の桁へ渡す桁上がりを別々に作ります。

ただし半加算器は、前の桁から来た桁上がりを入力できません。そこで、A・B・桁上がり入力Cinの3つを足せる全加算器を使います。全加算器を複数段つなぐと、8ビットや32ビットなどの加算に発展します。

半加算器：A + B → 和S と 桁上がりC
全加算器：A + B + Cin → 和S と 桁上がりCout
複数ビット加算器：各桁のCoutを次の桁のCinへ渡します。

04｜計算回路はALUへ、保存場所はレジスタへつながります

CPUには計算回路のほかにも、命令を読み取る回路、データを一時保存するレジスタ、次の命令の位置を示すプログラムカウンタ（PC）などがあります。レジスタはCPUのすぐ近くにある小さく高速な保存場所です。

例えば「レジスタの値に5を足す」場合、レジスタから値を読み、ALUで計算し、結果をレジスタへ戻します。一方「メモリの値を読む」命令なら、計算したアドレスを使ってメモリからデータを取得します。こうした違いを理解すると、後で出てくるEX・MEM・WBの役割が明確になります。

05｜命令セットとはCPUに指示できる『言葉』です

CPUには、足す、比較する、メモリから読む、メモリへ書く、条件によって次の命令を変える、といった命令があります。これらの命令の種類、形式、振る舞いを定めるのが命令セットアーキテクチャ（ISA）です。

CPUが何を命令として認識するか（ISA）と、命令をどんな回路や段階で処理するか（マイクロアーキテクチャ）は別の概念です。同じISAでも、製品によってCPU内部の設計が異なることがあります。

06｜RISCとCISCは命令セットの設計思想が異なります

RISCは、比較的単純で規則的な命令を中心に設計する考え方です。CISCは、メモリ操作を含む複雑な処理を1命令で表せる場合がある設計です。どちらもCPUを速くするためのアプローチですが、単に命令数が少ない・多いという意味ではありません。

07｜ここまでの部品をまとめると5段パイプラインです

命令が流れる順序を、部品の役割から考えてみましょう。PCをもとに命令を取るIF、命令を解読しレジスタを読むID、ALUを利用するEX、ロードやストアを扱うMEM、計算結果をレジスタに戻すWBです。この順序は、処理の意味を追えば自然に導けます。

08｜典型的なRISCの5段パイプライン

教育用の典型的な5段パイプラインでは、命令をIF・ID・EX・MEM・WBの5段階に分けます。前段の結果を受け取りながら、次のクロックで次段へ進みます。

09｜1命令を処理する順序を覚える理由

基本的な順番はIF → ID → EX → MEM → WBです。命令を取り出してから内容を解読し、計算によって必要な結果やメモリアドレスを求め、そのあと必要ならデータメモリへアクセスし、最後にレジスタへ結果を書き込みます。

IF   Instruction Fetch        命令フェッチ
ID   Instruction Decode       命令デコード・レジスタ読出し
EX   Execute                  演算・アドレス生成
MEM  Memory Access            データメモリアクセス
WB   Write Back               レジスタ書戻し

IFで命令そのものを取り出すことと、MEMでロード／ストアのデータを扱うことを区別するのがポイントです。IFで参照する命令メモリとMEMで参照するデータメモリは、概念上異なる用途を持っています。

10｜重ねて実行すると何が速くなるのでしょうか

1段階に1クロックずつ必要で、命令同士に依存関係がないと仮定します。パイプラインなしでは4命令に20クロック必要です。5段パイプラインを重ねれば、最初の結果が出るまで5クロックかかりますが、その後は理想的には毎クロック1命令を完了できます。

ここで短くなるのは、主に一定時間に完了できる命令数（スループット）です。1命令が5段階を通るというレイテンシ自体が5分の1になるわけではありません。

11｜理想的なサイクル数とCPIを計算します

k段のパイプラインでn命令を処理すると、各段階が1クロックで停止がない理想モデルでは、最初の命令にkクロック、その後のn−1命令に各1クロック必要です。

パイプラインなし： n × k
パイプラインあり： k + (n - 1)

例：k = 5、n = 8
パイプラインなし：8 × 5 = 40 クロック
パイプラインあり：5 + 7 = 12 クロック

CPI（Cycles Per Instruction）は1命令当たりの平均クロック数です。理想的な単一発行パイプラインでは、命令数が十分多いとCPIは1に近づきます。ただしストールが発生すると大きくなります。

12｜実際には同時進行できない場合があります

流水作業で前の工程の材料を待つことがあるように、CPUでも次へ進めない場面があります。これをパイプラインハザードと呼びます。大きく分けて3種類あります。

13｜データハザード：結果がまだ届いていません

例えば1つ目の命令がレジスタx1に計算結果を書き、2つ目の命令がすぐx1を使うとします。後続の命令がID段階でx1を読みたい時点では、先行命令のWBが終わっていない場合があります。

命令A: ADD x1, x2, x3   // x1へ結果を書きます
命令B: SUB x4, x1, x5   // 直後にx1を読みます

このような関係をRAW依存と呼びます。結果を待つために命令を停止させるストール、演算結果をWBまで待たずに次の演算回路へ送るフォワーディング（バイパス）などで対応します。

14｜制御ハザード：次に実行する命令が分かりません

条件分岐命令は、判定が終わるまで次に実行すべき命令の位置が確定しない場合があります。CPUは先にどちらかを予測して命令を取り込み、予測が間違っていたら取り消して正しい経路からやり直します。

これを分岐予測といい、予測に基づいた処理は投機実行と呼ばれます。誤った経路の命令を破棄する動作がパイプラインフラッシュです。予測精度とペナルティが性能に影響します。

15｜構造ハザード：装置の取り合いが起こります

IFが命令を読みたい一方で、MEMがデータを読みたいとき、同じ物理メモリポートしか使えない構成なら競合が発生します。専用の命令・データキャッシュや複数ポートの利用、ストールによって対処します。

この例は、IFとMEMが単に『順番の前後』ではなく、同じクロックに異なる命令から使われ得ることを理解する助けになります。

16｜RISCとCISC、パイプラインとの関係

RISCは比較的単純な命令形式とロード／ストアを中心とした設計を採用することが多く、典型的な5段パイプラインを学ぶ題材として分かりやすい体系です。一方、CISCは複雑な命令を持つことがあります。

ただし、現在のCPUを『RISCなら必ず5段』『CISCならパイプライン化できない』と区別することはできません。実製品には多数の段階、複数命令の同時発行、アウトオブオーダ実行などがあります。

17｜さらに理解しておきたいCPUの関連技術

18｜操作ラボでクロックごとの動きを確認します

ラボでは命令数・パイプラインの有無・ストールの有無を変更し、各命令が何クロック目にどの段階へ進むか確認できます。理想状態の流れ作業と、途中で待ちが入る状態を比較してください。

19｜まとめ

5段パイプラインはIF → ID → EX → MEM → WBの順番です。順序そのものは1命令の動きを表し、パイプライン化の効果は異なる命令の処理を重ねる点にあります。スループットとレイテンシを区別し、3つのハザードと回避策まで理解すると、CPUが速く動く理由がつながります。